; Miscellaneous definitions
VIDEO	EQU     $000000	; Video board select = 0
CLK2	EQU     $002000 ; Clock driver board select = 2 
AD	EQU	$000001	; Bit to start A/D conversion
XFER	EQU	$000002	; Bit to transfer A/D counts into FIFO
CLK_ZERO EQU	0	;  Zero volts out on clock driver line
DLY0	EQU	$2E0000	; Pixel delay parameter without SXMIT
DLY1	EQU	$200000	; Pixel delay parameter, 1.0 microsec per FST_CLK
DLY2	EQU	$0C0000

; Define switch state bits for the clocks
LSYNC_F	EQU     1		; column sync clock
LSYNC_S	EQU     2		; column address clock
PHRST	EQU     4		; reset clock (+5.0,+1.7 volts)
FSYNC_S	EQU     8		; frame sync clock
FSYNC_R	EQU     $10		; reset sync clock
FST_CLK	EQU     $20		; fast scan clock

; Put all the waveform tables in SRAM
	IF	@SCP("DOWNLOAD","HOST")
	ORG	Y:$100,Y:$100				; Download address
	ELSE
	ORG	Y:$100,P:APL_NUM*N_W_APL+APL_LEN+$340	; ROM address
	ENDIF

READ_AD	MACRO
	DC	VIDEO+AD+XFER	
	DC	VIDEO+AD+XFER
	DC	VIDEO
	ENDM
XMIT0	MACRO
	DC	VIDEO+AD+XFER	
	DC	$00F020
	DC	VIDEO
	ENDM
XMIT1	MACRO
	DC	VIDEO+AD+XFER	
	DC	$00F062
	DC	VIDEO
	ENDM
XMIT2	MACRO
	DC	VIDEO+AD+XFER	
	DC	$00F0A4
	DC	VIDEO
	ENDM
XMIT3	MACRO
	DC	VIDEO+AD+XFER	
	DC	$00F0E6
	DC	VIDEO
	ENDM
XMIT4	MACRO
	DC	VIDEO+AD+XFER	
	DC	$00F128
	DC	VIDEO
	ENDM
XMIT5	MACRO
	DC	VIDEO+AD+XFER	
	DC	$00F16A
	DC	VIDEO
	ENDM
XMIT6	MACRO
	DC	VIDEO+AD+XFER	
	DC	$00F1AC
	DC	VIDEO
	ENDM
XMIT7	MACRO
	DC	VIDEO+AD+XFER	
	DC	$00F1EE
	DC	VIDEO
	ENDM

; Bit definition
;	DC	CLK2+DLY#+FST_CLK+FSYNC_R+FSYNC_S+PHRST+LSYNC_S+LSYNC_F

FRAME_INIT
	DC	CLOCK_TWO_COLUMNS-FRAME_INIT-2
	DC	CLK2+DLY0+FST_CLK+FSYNC_R+FSYNC_S+00000+0000000+0000000
	DC	CLK2+DLY0+0000000+FSYNC_R+FSYNC_S+00000+0000000+0000000
	DC	CLK2+DLY0+FST_CLK+FSYNC_R+FSYNC_S+00000+0000000+0000000
	DC	CLK2+DLY0+0000000+FSYNC_R+FSYNC_S+00000+0000000+0000000
	DC	CLK2+DLY0+FST_CLK+FSYNC_R+FSYNC_S+00000+0000000+0000000
	DC	CLK2+DLY0+0000000+FSYNC_R+FSYNC_S+00000+0000000+0000000
	DC	CLK2+DLY2+FST_CLK+FSYNC_R+FSYNC_S+00000+0000000+0000000
	DC	CLK2+DLY2+FST_CLK+FSYNC_R+FSYNC_S+00000+LSYNC_S+LSYNC_F
	DC	CLK2+DLY0+0000000+FSYNC_R+FSYNC_S+00000+LSYNC_S+LSYNC_F
	DC	CLK2+DLY0+FST_CLK+FSYNC_R+FSYNC_S+PHRST+LSYNC_S+LSYNC_F
	DC	CLK2+DLY0+0000000+FSYNC_R+FSYNC_S+PHRST+LSYNC_S+LSYNC_F
	DC	CLK2+DLY0+FST_CLK+FSYNC_R+FSYNC_S+00000+LSYNC_S+LSYNC_F
	DC	CLK2+DLY0+0000000+FSYNC_R+FSYNC_S+00000+LSYNC_S+LSYNC_F
	DC	CLK2+DLY0+FST_CLK+FSYNC_R+FSYNC_S+00000+LSYNC_S+LSYNC_F
	DC	CLK2+DLY0+0000000+FSYNC_R+FSYNC_S+00000+LSYNC_S+LSYNC_F
	DC	CLK2+DLY0+FST_CLK+FSYNC_R+FSYNC_S+00000+LSYNC_S+LSYNC_F
	DC	CLK2+DLY0+0000000+FSYNC_R+FSYNC_S+00000+LSYNC_S+LSYNC_F
	DC	CLK2+DLY0+FST_CLK+FSYNC_R+FSYNC_S+00000+LSYNC_S+LSYNC_F
	DC	CLK2+DLY0+0000000+FSYNC_R+FSYNC_S+00000+LSYNC_S+LSYNC_F
	DC	CLK2+DLY0+FST_CLK+0000000+0000000+00000+LSYNC_S+LSYNC_F
	DC	CLK2+DLY0+0000000+0000000+0000000+00000+LSYNC_S+LSYNC_F
	DC	CLK2+DLY0+FST_CLK+0000000+0000000+00000+LSYNC_S+LSYNC_F
	DC	CLK2+DLY0+0000000+0000000+0000000+00000+LSYNC_S+LSYNC_F
	DC	CLK2+DLY2+FST_CLK+0000000+0000000+00000+LSYNC_S+LSYNC_F
	DC	CLK2+DLY2+FST_CLK+0000000+0000000+00000+0000000+0000000
	DC	CLK2+DLY0+0000000+0000000+0000000+00000+0000000+0000000
	DC	CLK2+DLY0+FST_CLK+0000000+0000000+PHRST+0000000+0000000
	DC	CLK2+DLY0+0000000+0000000+0000000+PHRST+0000000+0000000
	DC	CLK2+DLY0+FST_CLK+0000000+0000000+00000+0000000+0000000
	DC	CLK2+DLY0+0000000+0000000+0000000+00000+0000000+0000000
	DC	CLK2+DLY0+FST_CLK+0000000+0000000+00000+0000000+0000000
	DC	CLK2+DLY0+0000000+0000000+0000000+00000+0000000+0000000
	DC	CLK2+DLY0+FST_CLK+0000000+0000000+00000+0000000+0000000
	DC	CLK2+DLY0+0000000+0000000+0000000+00000+0000000+0000000
	DC	CLK2+DLY0+FST_CLK+0000000+0000000+00000+0000000+0000000
	DC	CLK2+DLY0+0000000+0000000+0000000+00000+0000000+0000000
	DC	CLK2+DLY0+FST_CLK+0000000+0000000+00000+0000000+0000000
	DC	CLK2+DLY0+0000000+0000000+0000000+00000+0000000+0000000
	DC	CLK2+DLY0+FST_CLK+0000000+0000000+00000+0000000+0000000
	DC	CLK2+DLY0+0000000+0000000+0000000+00000+0000000+0000000

CLOCK_TWO_COLUMNS
	DC	READ_AND_FRAME_INIT-CLOCK_TWO_COLUMNS-2
	DC	CLK2+DLY2+FST_CLK+0000000+0000000+00000+0000000+0000000
	DC	CLK2+DLY2+FST_CLK+0000000+0000000+00000+LSYNC_S+LSYNC_F
	DC	CLK2+DLY0+0000000+0000000+0000000+00000+LSYNC_S+LSYNC_F
	DC	CLK2+DLY0+FST_CLK+0000000+0000000+PHRST+LSYNC_S+LSYNC_F
	DC	CLK2+DLY0+0000000+0000000+0000000+PHRST+LSYNC_S+LSYNC_F
	DC	CLK2+DLY0+FST_CLK+0000000+0000000+00000+LSYNC_S+LSYNC_F
	DC	CLK2+DLY0+0000000+0000000+0000000+00000+LSYNC_S+LSYNC_F
	DC	CLK2+DLY0+FST_CLK+0000000+0000000+00000+LSYNC_S+LSYNC_F
	DC	CLK2+DLY0+0000000+0000000+0000000+00000+LSYNC_S+LSYNC_F
	DC	CLK2+DLY0+FST_CLK+0000000+0000000+00000+LSYNC_S+LSYNC_F
	DC	CLK2+DLY0+0000000+0000000+0000000+00000+LSYNC_S+LSYNC_F
	DC	CLK2+DLY0+FST_CLK+0000000+0000000+00000+LSYNC_S+LSYNC_F
	DC	CLK2+DLY0+0000000+0000000+0000000+00000+LSYNC_S+LSYNC_F
	DC	CLK2+DLY0+FST_CLK+0000000+0000000+00000+LSYNC_S+LSYNC_F
	DC	CLK2+DLY0+0000000+0000000+0000000+00000+LSYNC_S+LSYNC_F
	DC	CLK2+DLY0+FST_CLK+0000000+0000000+00000+LSYNC_S+LSYNC_F
	DC	CLK2+DLY0+0000000+0000000+0000000+00000+LSYNC_S+LSYNC_F
	DC	CLK2+DLY2+FST_CLK+0000000+0000000+00000+LSYNC_S+LSYNC_F
	DC	CLK2+DLY2+FST_CLK+0000000+0000000+00000+0000000+0000000
	DC	CLK2+DLY0+0000000+0000000+0000000+00000+0000000+0000000
	DC	CLK2+DLY0+FST_CLK+0000000+0000000+PHRST+0000000+0000000
	DC	CLK2+DLY0+0000000+0000000+0000000+PHRST+0000000+0000000
	DC	CLK2+DLY0+FST_CLK+0000000+0000000+00000+0000000+0000000
	DC	CLK2+DLY0+0000000+0000000+0000000+00000+0000000+0000000
	DC	CLK2+DLY0+FST_CLK+0000000+0000000+00000+0000000+0000000
	DC	CLK2+DLY0+0000000+0000000+0000000+00000+0000000+0000000
	DC	CLK2+DLY0+FST_CLK+0000000+0000000+00000+0000000+0000000
	DC	CLK2+DLY0+0000000+0000000+0000000+00000+0000000+0000000
	DC	CLK2+DLY0+FST_CLK+0000000+0000000+00000+0000000+0000000
	DC	CLK2+DLY0+0000000+0000000+0000000+00000+0000000+0000000
	DC	CLK2+DLY0+FST_CLK+0000000+0000000+00000+0000000+0000000
	DC	CLK2+DLY0+0000000+0000000+0000000+00000+0000000+0000000
	DC	CLK2+DLY0+FST_CLK+0000000+0000000+00000+0000000+0000000
	DC	CLK2+DLY0+0000000+0000000+0000000+00000+0000000+0000000

READ_AND_FRAME_INIT
	DC	READ_TWO_COLUMNS-READ_AND_FRAME_INIT-2
	DC	CLK2+DLY1+FST_CLK+FSYNC_R+FSYNC_S+00000+0000000+0000000
	DC	CLK2+DLY1+0000000+FSYNC_R+FSYNC_S+00000+0000000+0000000
	DC	CLK2+DLY1+FST_CLK+FSYNC_R+FSYNC_S+00000+0000000+0000000
	DC	CLK2+DLY1+0000000+FSYNC_R+FSYNC_S+00000+0000000+0000000
	DC	CLK2+DLY1+FST_CLK+FSYNC_R+FSYNC_S+00000+0000000+0000000
	DC	CLK2+DLY1+0000000+FSYNC_R+FSYNC_S+00000+0000000+0000000
	DC	CLK2+DLY2+FST_CLK+FSYNC_R+FSYNC_S+00000+0000000+0000000
	DC	CLK2+DLY2+FST_CLK+FSYNC_R+FSYNC_S+00000+LSYNC_S+LSYNC_F
	READ_AD
	DC	CLK2+DLY1+0000000+FSYNC_R+FSYNC_S+00000+LSYNC_S+LSYNC_F
	READ_AD
	DC	CLK2+DLY1+FST_CLK+FSYNC_R+FSYNC_S+PHRST+LSYNC_S+LSYNC_F
	READ_AD
	DC	CLK2+DLY1+0000000+FSYNC_R+FSYNC_S+PHRST+LSYNC_S+LSYNC_F
	READ_AD
	DC	CLK2+DLY1+FST_CLK+FSYNC_R+FSYNC_S+00000+LSYNC_S+LSYNC_F
	READ_AD
	DC	CLK2+DLY1+0000000+FSYNC_R+FSYNC_S+00000+LSYNC_S+LSYNC_F
	READ_AD
	DC	CLK2+DLY1+FST_CLK+FSYNC_R+FSYNC_S+00000+LSYNC_S+LSYNC_F
	READ_AD
	DC	CLK2+DLY1+0000000+FSYNC_R+FSYNC_S+00000+LSYNC_S+LSYNC_F
	READ_AD
	DC	CLK2+DLY1+FST_CLK+FSYNC_R+FSYNC_S+00000+LSYNC_S+LSYNC_F
	READ_AD
	DC	CLK2+DLY1+0000000+FSYNC_R+FSYNC_S+00000+LSYNC_S+LSYNC_F
	READ_AD
	DC	CLK2+DLY1+FST_CLK+FSYNC_R+FSYNC_S+00000+LSYNC_S+LSYNC_F
	READ_AD
	DC	CLK2+DLY1+0000000+FSYNC_R+FSYNC_S+00000+LSYNC_S+LSYNC_F
	READ_AD
	DC	CLK2+DLY1+FST_CLK+0000000+0000000+00000+LSYNC_S+LSYNC_F
	READ_AD
	DC	CLK2+DLY1+0000000+0000000+0000000+00000+LSYNC_S+LSYNC_F
	READ_AD
	DC	CLK2+DLY1+FST_CLK+0000000+0000000+00000+LSYNC_S+LSYNC_F
	READ_AD
	DC	CLK2+DLY1+0000000+0000000+0000000+00000+LSYNC_S+LSYNC_F
	READ_AD
	DC	CLK2+DLY2+FST_CLK+0000000+0000000+00000+LSYNC_S+LSYNC_F
	DC	CLK2+DLY2+FST_CLK+0000000+0000000+00000+0000000+0000000
	READ_AD
	DC	CLK2+DLY1+0000000+0000000+0000000+00000+0000000+0000000
	READ_AD
	DC	CLK2+DLY1+FST_CLK+0000000+0000000+PHRST+0000000+0000000
	READ_AD
	DC	CLK2+DLY1+0000000+0000000+0000000+PHRST+0000000+0000000
	READ_AD
	DC	CLK2+DLY1+FST_CLK+0000000+0000000+00000+0000000+0000000
	READ_AD
	DC	CLK2+DLY1+0000000+0000000+0000000+00000+0000000+0000000
	READ_AD
	DC	CLK2+DLY1+FST_CLK+0000000+0000000+00000+0000000+0000000
	READ_AD
	DC	CLK2+DLY1+0000000+0000000+0000000+00000+0000000+0000000
	READ_AD
	DC	CLK2+DLY1+FST_CLK+0000000+0000000+00000+0000000+0000000
	READ_AD
	DC	CLK2+DLY1+0000000+0000000+0000000+00000+0000000+0000000
	READ_AD
	DC	CLK2+DLY1+FST_CLK+0000000+0000000+00000+0000000+0000000
	READ_AD
	DC	CLK2+DLY1+0000000+0000000+0000000+00000+0000000+0000000
	READ_AD
	DC	CLK2+DLY1+FST_CLK+0000000+0000000+00000+0000000+0000000
	READ_AD
	DC	CLK2+DLY1+0000000+0000000+0000000+00000+0000000+0000000
	READ_AD
	DC	CLK2+DLY1+FST_CLK+0000000+0000000+00000+0000000+0000000
	READ_AD
	DC	CLK2+DLY1+0000000+0000000+0000000+00000+0000000+0000000
	READ_AD

READ_TWO_COLUMNS
	DC	XMIT_AND_READ_FRAME_INIT-READ_TWO_COLUMNS-2
	DC	CLK2+DLY2+FST_CLK+0000000+0000000+00000+0000000+0000000
	DC	CLK2+DLY2+FST_CLK+0000000+0000000+00000+LSYNC_S+LSYNC_F
	READ_AD
	DC	CLK2+DLY1+0000000+0000000+0000000+00000+LSYNC_S+LSYNC_F
	READ_AD
	DC	CLK2+DLY1+FST_CLK+0000000+0000000+PHRST+LSYNC_S+LSYNC_F
	READ_AD
	DC	CLK2+DLY1+0000000+0000000+0000000+PHRST+LSYNC_S+LSYNC_F
	READ_AD
	DC	CLK2+DLY1+FST_CLK+0000000+0000000+00000+LSYNC_S+LSYNC_F
	READ_AD
	DC	CLK2+DLY1+0000000+0000000+0000000+00000+LSYNC_S+LSYNC_F
	READ_AD
	DC	CLK2+DLY1+FST_CLK+0000000+0000000+00000+LSYNC_S+LSYNC_F
	READ_AD
	DC	CLK2+DLY1+0000000+0000000+0000000+00000+LSYNC_S+LSYNC_F
	READ_AD
	DC	CLK2+DLY1+FST_CLK+0000000+0000000+00000+LSYNC_S+LSYNC_F
	READ_AD
	DC	CLK2+DLY1+0000000+0000000+0000000+00000+LSYNC_S+LSYNC_F
	READ_AD
	DC	CLK2+DLY1+FST_CLK+0000000+0000000+00000+LSYNC_S+LSYNC_F
	READ_AD
	DC	CLK2+DLY1+0000000+0000000+0000000+00000+LSYNC_S+LSYNC_F
	READ_AD
	DC	CLK2+DLY1+FST_CLK+0000000+0000000+00000+LSYNC_S+LSYNC_F
	READ_AD
	DC	CLK2+DLY1+0000000+0000000+0000000+00000+LSYNC_S+LSYNC_F
	READ_AD
	DC	CLK2+DLY1+FST_CLK+0000000+0000000+00000+LSYNC_S+LSYNC_F
	READ_AD
	DC	CLK2+DLY1+0000000+0000000+0000000+00000+LSYNC_S+LSYNC_F
	READ_AD
	DC	CLK2+DLY2+FST_CLK+0000000+0000000+00000+LSYNC_S+LSYNC_F
	DC	CLK2+DLY2+FST_CLK+0000000+0000000+00000+0000000+0000000
	READ_AD
	DC	CLK2+DLY1+0000000+0000000+0000000+00000+0000000+0000000
	READ_AD
	DC	CLK2+DLY1+FST_CLK+0000000+0000000+PHRST+0000000+0000000
	READ_AD
	DC	CLK2+DLY1+0000000+0000000+0000000+PHRST+0000000+0000000
	READ_AD
	DC	CLK2+DLY1+FST_CLK+0000000+0000000+00000+0000000+0000000
	READ_AD
	DC	CLK2+DLY1+0000000+0000000+0000000+00000+0000000+0000000
	READ_AD
	DC	CLK2+DLY1+FST_CLK+0000000+0000000+00000+0000000+0000000
	READ_AD
	DC	CLK2+DLY1+0000000+0000000+0000000+00000+0000000+0000000
	READ_AD
	DC	CLK2+DLY1+FST_CLK+0000000+0000000+00000+0000000+0000000
	READ_AD
	DC	CLK2+DLY1+0000000+0000000+0000000+00000+0000000+0000000
	READ_AD
	DC	CLK2+DLY1+FST_CLK+0000000+0000000+00000+0000000+0000000
	READ_AD
	DC	CLK2+DLY1+0000000+0000000+0000000+00000+0000000+0000000
	READ_AD
	DC	CLK2+DLY1+FST_CLK+0000000+0000000+00000+0000000+0000000
	READ_AD
	DC	CLK2+DLY1+0000000+0000000+0000000+00000+0000000+0000000
	READ_AD
	DC	CLK2+DLY1+FST_CLK+0000000+0000000+00000+0000000+0000000
	READ_AD
	DC	CLK2+DLY1+0000000+0000000+0000000+00000+0000000+0000000
	READ_AD

XMIT_AND_READ_FRAME_INIT
	DC	XMIT_AND_READ_TWO_COLUMNS-XMIT_AND_READ_FRAME_INIT-2
	DC	CLK2+DLY1+FST_CLK+FSYNC_R+FSYNC_S+00000+0000000+0000000
	DC	CLK2+DLY1+0000000+FSYNC_R+FSYNC_S+00000+0000000+0000000
	DC	CLK2+DLY1+FST_CLK+FSYNC_R+FSYNC_S+00000+0000000+0000000
	DC	CLK2+DLY1+0000000+FSYNC_R+FSYNC_S+00000+0000000+0000000
	DC	CLK2+DLY1+FST_CLK+FSYNC_R+FSYNC_S+00000+0000000+0000000
	DC	CLK2+DLY1+0000000+FSYNC_R+FSYNC_S+00000+0000000+0000000
	DC	CLK2+DLY2+FST_CLK+FSYNC_R+FSYNC_S+00000+0000000+0000000
	DC	CLK2+DLY2+FST_CLK+FSYNC_R+FSYNC_S+00000+LSYNC_S+LSYNC_F
	XMIT0
	DC	CLK2+DLY1+0000000+FSYNC_R+FSYNC_S+00000+LSYNC_S+LSYNC_F
	XMIT1
	DC	CLK2+DLY1+FST_CLK+FSYNC_R+FSYNC_S+PHRST+LSYNC_S+LSYNC_F
	XMIT2
	DC	CLK2+DLY1+0000000+FSYNC_R+FSYNC_S+PHRST+LSYNC_S+LSYNC_F
	XMIT3
	DC	CLK2+DLY1+FST_CLK+FSYNC_R+FSYNC_S+00000+LSYNC_S+LSYNC_F
	XMIT4
	DC	CLK2+DLY1+0000000+FSYNC_R+FSYNC_S+00000+LSYNC_S+LSYNC_F
	XMIT5
	DC	CLK2+DLY1+FST_CLK+FSYNC_R+FSYNC_S+00000+LSYNC_S+LSYNC_F
	XMIT6
	DC	CLK2+DLY1+0000000+FSYNC_R+FSYNC_S+00000+LSYNC_S+LSYNC_F
	XMIT7
	DC	CLK2+DLY1+FST_CLK+FSYNC_R+FSYNC_S+00000+LSYNC_S+LSYNC_F
	XMIT0
	DC	CLK2+DLY1+0000000+FSYNC_R+FSYNC_S+00000+LSYNC_S+LSYNC_F
	XMIT1
	DC	CLK2+DLY1+FST_CLK+FSYNC_R+FSYNC_S+00000+LSYNC_S+LSYNC_F
	XMIT2
	DC	CLK2+DLY1+0000000+FSYNC_R+FSYNC_S+00000+LSYNC_S+LSYNC_F
	XMIT3
	DC	CLK2+DLY1+FST_CLK+0000000+0000000+00000+LSYNC_S+LSYNC_F
	XMIT4
	DC	CLK2+DLY1+0000000+0000000+0000000+00000+LSYNC_S+LSYNC_F
	XMIT5
	DC	CLK2+DLY1+FST_CLK+0000000+0000000+00000+LSYNC_S+LSYNC_F
	XMIT6
	DC	CLK2+DLY1+0000000+0000000+0000000+00000+LSYNC_S+LSYNC_F
	XMIT7
	DC	CLK2+DLY2+FST_CLK+0000000+0000000+00000+LSYNC_S+LSYNC_F
	DC	CLK2+DLY2+FST_CLK+0000000+0000000+00000+0000000+0000000
	XMIT0
	DC	CLK2+DLY1+0000000+0000000+0000000+00000+0000000+0000000
	XMIT1
	DC	CLK2+DLY1+FST_CLK+0000000+0000000+PHRST+0000000+0000000
	XMIT2
	DC	CLK2+DLY1+0000000+0000000+0000000+PHRST+0000000+0000000
	XMIT3
	DC	CLK2+DLY1+FST_CLK+0000000+0000000+00000+0000000+0000000
	XMIT4
	DC	CLK2+DLY1+0000000+0000000+0000000+00000+0000000+0000000
	XMIT5
	DC	CLK2+DLY1+FST_CLK+0000000+0000000+00000+0000000+0000000
	XMIT6
	DC	CLK2+DLY1+0000000+0000000+0000000+00000+0000000+0000000
	XMIT7
	DC	CLK2+DLY1+FST_CLK+0000000+0000000+00000+0000000+0000000
	XMIT0
	DC	CLK2+DLY1+0000000+0000000+0000000+00000+0000000+0000000
	XMIT1
	DC	CLK2+DLY1+FST_CLK+0000000+0000000+00000+0000000+0000000
	XMIT2
	DC	CLK2+DLY1+0000000+0000000+0000000+00000+0000000+0000000
	XMIT3
	DC	CLK2+DLY1+FST_CLK+0000000+0000000+00000+0000000+0000000
	XMIT4
	DC	CLK2+DLY1+0000000+0000000+0000000+00000+0000000+0000000
	XMIT5
	DC	CLK2+DLY1+FST_CLK+0000000+0000000+00000+0000000+0000000
	XMIT6
	DC	CLK2+DLY1+0000000+0000000+0000000+00000+0000000+0000000
	XMIT7

XMIT_AND_READ_TWO_COLUMNS
	DC	ZERO_BIASES-XMIT_AND_READ_TWO_COLUMNS-2
	DC	CLK2+DLY2+FST_CLK+0000000+0000000+00000+LSYNC_S+LSYNC_F
	XMIT0
	DC	CLK2+DLY1+0000000+0000000+0000000+00000+LSYNC_S+LSYNC_F
	XMIT1
	DC	CLK2+DLY1+FST_CLK+0000000+0000000+PHRST+LSYNC_S+LSYNC_F
	XMIT2
	DC	CLK2+DLY1+0000000+0000000+0000000+PHRST+LSYNC_S+LSYNC_F
	XMIT3
	DC	CLK2+DLY1+FST_CLK+0000000+0000000+00000+LSYNC_S+LSYNC_F
	XMIT4
	DC	CLK2+DLY1+0000000+0000000+0000000+00000+LSYNC_S+LSYNC_F
	XMIT5
	DC	CLK2+DLY1+FST_CLK+0000000+0000000+00000+LSYNC_S+LSYNC_F
	XMIT6
	DC	CLK2+DLY1+0000000+0000000+0000000+00000+LSYNC_S+LSYNC_F
	XMIT7
	DC	CLK2+DLY1+FST_CLK+0000000+0000000+00000+LSYNC_S+LSYNC_F
	XMIT0
	DC	CLK2+DLY1+0000000+0000000+0000000+00000+LSYNC_S+LSYNC_F
	XMIT1
	DC	CLK2+DLY1+FST_CLK+0000000+0000000+00000+LSYNC_S+LSYNC_F
	XMIT2
	DC	CLK2+DLY1+0000000+0000000+0000000+00000+LSYNC_S+LSYNC_F
	XMIT3
	DC	CLK2+DLY1+FST_CLK+0000000+0000000+00000+LSYNC_S+LSYNC_F
	XMIT4
	DC	CLK2+DLY1+0000000+0000000+0000000+00000+LSYNC_S+LSYNC_F
	XMIT5
	DC	CLK2+DLY1+FST_CLK+0000000+0000000+00000+LSYNC_S+LSYNC_F
	XMIT6
	DC	CLK2+DLY1+0000000+0000000+0000000+00000+LSYNC_S+LSYNC_F
	XMIT7
	DC	CLK2+DLY2+FST_CLK+0000000+0000000+00000+LSYNC_S+LSYNC_F
	DC	CLK2+DLY2+FST_CLK+0000000+0000000+00000+0000000+0000000
	XMIT0
	DC	CLK2+DLY1+0000000+0000000+0000000+00000+0000000+0000000
	XMIT1
	DC	CLK2+DLY1+FST_CLK+0000000+0000000+PHRST+0000000+0000000
	XMIT2
	DC	CLK2+DLY1+0000000+0000000+0000000+PHRST+0000000+0000000
	XMIT3
	DC	CLK2+DLY1+FST_CLK+0000000+0000000+00000+0000000+0000000
	XMIT4
	DC	CLK2+DLY1+0000000+0000000+0000000+00000+0000000+0000000
	XMIT5
	DC	CLK2+DLY1+FST_CLK+0000000+0000000+00000+0000000+0000000
	XMIT6
	DC	CLK2+DLY1+0000000+0000000+0000000+00000+0000000+0000000
	XMIT7
	DC	CLK2+DLY1+FST_CLK+0000000+0000000+00000+0000000+0000000
	XMIT0
	DC	CLK2+DLY1+0000000+0000000+0000000+00000+0000000+0000000
	XMIT1
	DC	CLK2+DLY1+FST_CLK+0000000+0000000+00000+0000000+0000000
	XMIT2
	DC	CLK2+DLY1+0000000+0000000+0000000+00000+0000000+0000000
	XMIT3
	DC	CLK2+DLY1+FST_CLK+0000000+0000000+00000+0000000+0000000
	XMIT4
	DC	CLK2+DLY1+0000000+0000000+0000000+00000+0000000+0000000
	XMIT5
	DC	CLK2+DLY1+FST_CLK+0000000+0000000+00000+0000000+0000000
	XMIT6
	DC	CLK2+DLY1+0000000+0000000+0000000+00000+0000000+0000000
	XMIT7
	DC	CLK2+DLY2+FST_CLK+0000000+0000000+00000+0000000+0000000

;  Zero out the DC biases during the power-on sequence
ZERO_BIASES
	DC	DACS-ZERO_BIASES-1
	DC	(CLK2<<8)+(0<<14)+CLK_ZERO
	DC	(CLK2<<8)+(2<<14)+CLK_ZERO
	DC	(CLK2<<8)+(4<<14)+CLK_ZERO
	DC	(CLK2<<8)+(6<<14)+CLK_ZERO
	DC	(CLK2<<8)+(8<<14)+CLK_ZERO
	DC	(CLK2<<8)+(10<<14)+CLK_ZERO
	DC	(CLK2<<8)+(12<<14)+CLK_ZERO
	DC	(CLK2<<8)+(14<<14)+CLK_ZERO
	DC	(CLK2<<8)+(16<<14)+CLK_ZERO
	DC	(CLK2<<8)+(18<<14)+CLK_ZERO
	DC	(CLK2<<8)+(20<<14)+CLK_ZERO
	DC	(CLK2<<8)+(22<<14)+CLK_ZERO
	DC	(CLK2<<8)+(24<<14)+CLK_ZERO
	DC	(CLK2<<8)+(26<<14)+CLK_ZERO
	DC	(CLK2<<8)+(28<<14)+CLK_ZERO
	DC	(CLK2<<8)+(30<<14)+CLK_ZERO
	DC	(CLK2<<8)+(32<<14)+CLK_ZERO
	DC	(CLK2<<8)+(34<<14)+CLK_ZERO
	DC	(CLK2<<8)+(36<<14)+CLK_ZERO
	DC	(CLK2<<8)+(38<<14)+CLK_ZERO
	DC	(CLK2<<8)+(40<<14)+CLK_ZERO
	DC	(CLK2<<8)+(42<<14)+CLK_ZERO
	DC	(CLK2<<8)+(44<<14)+CLK_ZERO
	DC	(CLK2<<8)+(46<<14)+CLK_ZERO

; BIB DC bias voltages
CURS	EQU	0.70		; V = 0.70, source of col bus trickle FET
VDD_SEL	EQU	5.0		; V = 5.0 select logic, high rail
VSS_SEL	EQU	2.0		; V = 2.0 select logic, low rail
VSS	EQU	2.5		; V = 2.5 logic high rail
VDD	EQU	4.5		; V = 4.5, logic low rail
VDD_RST	EQU	5.0		; V = 5.0, reset logic, high rail
VSS_RST	EQU	2.5		; V = 2.5, reset logic, low rail
VTUB	EQU	5.1		; V = 5.1, N-well for logic circuitry
VACC	EQU	3.8		; V = 3.8, drain for in-cell source followers
DET_SUB	EQU	0.5		; V = 0.5, detector substrate contact
DET_GRD	EQU	2.0		; V = 2.0, detector guard ring contact
VDI	EQU	3.0		; V = 3.0, gate of direct injection FET
CAP_SW	EQU	0.5		; V = 0.5, select integration capacitance
NWELL_SW EQU	5.0		; V = 5.1, N_WELL FOR CAP_SW PFET
VRST	EQU	5.0		; V = 5.0, drain of input cell reset FETs
CURS_e	EQU	0.75		; V = 0.75, source of int. bus current source 
CURSG	EQU	2.0		; V = 2.0, Gate - trickle and int. bus FETs

; Boeing BIB array values
CLK_HI	EQU	5.0		; High Clock voltage
CLK_LO	EQU	2.0		; Low Clock voltage
MAX_V	EQU	5.492		; Maximum voltage from clock driver board

; Initialize all DACs, starting with the clock driver ones
DACS    DC      END_TBL-DACS-1

; Development set for using Logic Analyzer with CCD block driver board
;CLK_HI	EQU	4.0						; High Clock voltage
;CLK_LO	EQU	0.0						; Low Clock voltage
;	DC	(CLK2<<8)+(0<<14)+@CVI((CLK_HI+10.0)/20.0*4095)	; Pin #1 LSYNC_F
;	DC	(CLK2<<8)+(1<<14)+@CVI((CLK_LO+10.0)/20.0*4095)
;	DC	(CLK2<<8)+(2<<14)+@CVI((CLK_HI+10.0)/20.0*4095)	; Pin #2 LSYNC_S
;	DC	(CLK2<<8)+(3<<14)+@CVI((CLK_LO+10.0)/20.0*4095)
;	DC	(CLK2<<8)+(4<<14)+@CVI((CLK_HI+10.0)/20.0*4095)	; Pin #3 PHRST
;	DC	(CLK2<<8)+(5<<14)+@CVI((CLK_LO+10.0)/20.0*4095)
;	DC	(CLK2<<8)+(6<<14)+@CVI((CLK_HI+10.0)/20.0*4095)	; Pin #4 FSYNC_S
;	DC	(CLK2<<8)+(7<<14)+@CVI((CLK_LO+10.0)/20.0*4095)
;	DC	(CLK2<<8)+(8<<14)+@CVI((CLK_HI+10.0)/20.0*4095)	; Pin #5 FSYNC_R
;	DC	(CLK2<<8)+(9<<14)+@CVI((CLK_LO+10.0)/20.0*4095)
;	DC	(CLK2<<8)+(10<<14)+@CVI((CLK_HI+10.0)/20.0*4095) ; Pin #6 FST_CLK
;	DC	(CLK2<<8)+(11<<14)+@CVI((CLK_LO+10.0)/20.0*4095)
;	DC	(CLK2<<8)+(10<<14)+@CVI((CLK_HI+10.0)/20.0*4095) ; Pin #7
;	DC	(CLK2<<8)+(11<<14)+@CVI((CLK_LO+10.0)/20.0*4095)

; Clocking voltages
	DC	(CLK2<<8)+(0<<14)+@CVI(CLK_HI/MAX_V*4095)	; Pin #1 LSYNC_F
	DC	(CLK2<<8)+(1<<14)+@CVI(CLK_LO/MAX_V*4095)
	DC	(CLK2<<8)+(2<<14)+@CVI(CLK_HI/MAX_V*4095)	; Pin #2 LSYNC_S
	DC	(CLK2<<8)+(3<<14)+@CVI(CLK_LO/MAX_V*4095)
	DC	(CLK2<<8)+(4<<14)+@CVI((CLK_HI-0.3)/MAX_V*4095)	; Pin #3 PHRST
	DC	(CLK2<<8)+(5<<14)+@CVI(CLK_LO/MAX_V*4095)
	DC	(CLK2<<8)+(6<<14)+@CVI(CLK_HI/MAX_V*4095)	; Pin #4 FSYNC_S
	DC	(CLK2<<8)+(7<<14)+@CVI(CLK_LO/MAX_V*4095)
	DC	(CLK2<<8)+(8<<14)+@CVI(CLK_HI/MAX_V*4095)	; Pin #5 FSYNC_R
	DC	(CLK2<<8)+(9<<14)+@CVI(CLK_LO/MAX_V*4095)
	DC	(CLK2<<8)+(10<<14)+@CVI(CLK_HI/MAX_V*4095)	; Pin #6 FST_CLK
	DC	(CLK2<<8)+(11<<14)+@CVI(CLK_LO/MAX_V*4095)
	DC	(CLK2<<8)+(10<<14)+@CVI(CLK_HI/MAX_V*4095)	; Pin #7
	DC	(CLK2<<8)+(11<<14)+@CVI(CLK_LO/MAX_V*4095)

; DC Bias voltages
	DC	(CLK2<<8)+(15<<14)+@CVI(CURS/MAX_V*4095)	; Pin #8
	DC	(CLK2<<8)+(17<<14)+@CVI(VDD_SEL/MAX_V*4095)	; Pin #9
	DC	(CLK2<<8)+(19<<14)+@CVI(VSS_SEL/MAX_V*4095)	; Pin #10
	DC	(CLK2<<8)+(21<<14)+@CVI(VSS/MAX_V*4095)		; Pin #11
	DC	(CLK2<<8)+(23<<14)+@CVI(VDD/MAX_V*4095)		; Pin #12
	DC	(CLK2<<8)+(25<<14)+@CVI(VDD_RST/MAX_V*4095) 	; Pin #13
	DC	(CLK2<<8)+(27<<14)+@CVI(VSS_RST/MAX_V*4095)	; Pin #14
	DC	(CLK2<<8)+(29<<14)+@CVI(VTUB/MAX_V*4095)	; Pin #15
	DC	(CLK2<<8)+(31<<14)+@CVI(VACC/MAX_V*4095)	; Pin #16
	DC	(CLK2<<8)+(33<<14)+@CVI(DET_SUB/MAX_V*4095)	; Pin #17
	DC	(CLK2<<8)+(35<<14)+@CVI(DET_GRD/MAX_V*4095)	; Pin #18
	DC	(CLK2<<8)+(37<<14)+@CVI(VDI/MAX_V*4095)		; Pin #19
	DC	(CLK2<<8)+(39<<14)+@CVI(CAP_SW/MAX_V*4095)	; Pin #33
	DC	(CLK2<<8)+(41<<14)+@CVI(NWELL_SW/MAX_V*4095) 	; Pin #34
	DC	(CLK2<<8)+(43<<14)+@CVI(VRST/MAX_V*4095)	; Pin #35
	DC	(CLK2<<8)+(45<<14)+@CVI(CURS_e/MAX_V*4095)	; Pin #36
	DC	(CLK2<<8)+(47<<14)+@CVI(CURSG/MAX_V*4095)	; Pin #37

; DAC settings for the video offsets 
	DC    $0c0C00     ; Input offset board #0, channel A coadder
	DC    $0c4C00     ; Input offset board #0, channel B coadder
	DC    $0c8C00     ; Input offset board #0, channel C coadder
	DC    $0ccC00     ; Input offset board #0, channel D coadder

	DC    $1c0C00     ; Input offset board #1, channel A coadder
	DC    $1c4C00     ; Input offset board #1, channel B coadder
	DC    $1c8C00     ; Input offset board #1, channel C coadder
	DC    $1ccC00     ; Input offset board #1, channel D coadder

	DC    $2c0C00     ; Input offset board #2, channel A coadder
	DC    $2c4C00     ; Input offset board #2, channel B coadder
	DC    $2c8C00     ; Input offset board #2, channel C coadder
	DC    $2ccC00     ; Input offset board #2, channel D coadder

	DC    $3c0C00     ; Input offset board #3, channel A coadder
	DC    $3c4C00     ; Input offset board #3, channel B coadder
	DC    $3c8C00     ; Input offset board #3, channel C coadder
	DC    $3ccC00     ; Input offset board #3, channel D coadder


END_TBL	DC	0				; End address of waveform tables